diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md index e648cca5ebfb8fe4925cd14130e82afde3881fb9..6f567628819b722c0272d3f1e48cf33d22700f39 100644 --- a/docs/compte-rendu.md +++ b/docs/compte-rendu.md @@ -5,13 +5,18 @@  +Élaboré par : Davi SPERANDIO AGATTI et Marouen AIDOUDI + ## Questions ### Question filtre 1 : Combien de processus sont utilisés et de quelles natures sont-ils ? Comment les différenciez-vous ? -on a deux processus : un processus synchrone avec l'horloge et le reset pour changer d'état -et un processus asynchrone avec une liste de sensibilité "SR_presentState,I_inputSampleValid, I_processingDone" -ces 3 variables sont responsables du changement d'état, donc à chaque fois que l'une change de valeur, il faut recommencer -le processus et ils sonts asynchrone parce que ils nous permettent de définir le prochain état avant l'horloge. +On a deux processus : un processus synchrone avec "l'horloge" et "le reset" +pour executer le changement d'état, et un processus asynchrone avec une +liste de sensibilité "SR_presentState,I_inputSampleValid, I_processingDone". +Ces 3 variables sont responsables pour determiner l'état prochain, +donc à chaque fois que l'une change de valeur, il faut recommencer +le processus et ils sonts asynchrone parce qu'ils nous permettent de définir +le prochain état avant l'horloge. ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez. @@ -23,10 +28,12 @@ l'image ci-dessous montre que la sortie est celle attendue. Elle valide donc la ### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ? - +Oui, l'unité de contrôle a été validé. ### Question filtre 4 : Combien de processus sont utilisés et de quelles natures sont-ils ? +On a utilisée 4 processus pour développer l'unité opérative, tous +de nature synchrone avec la liste de sensibilité "clock, reset". ### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez @@ -34,4 +41,5 @@ l'image ci-dessous montre que la sortie est celle attendue. Elle valide donc la ### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? +Oui, la conception de l'unité opérative a été validé. diff --git a/docs/img/FSM.png b/docs/img/FSM.png index 7f6db881fff5cdfb9351c0348dfec49ff082516d..370fc67f0712eee33cd4a989ee420acaa7ee65e7 100644 Binary files a/docs/img/FSM.png and b/docs/img/FSM.png differ diff --git a/docs/img/FSMOld.png b/docs/img/FSMOld.png new file mode 100644 index 0000000000000000000000000000000000000000..7f6db881fff5cdfb9351c0348dfec49ff082516d Binary files /dev/null and b/docs/img/FSMOld.png differ