From 197fa0464c4c5548a9e430f144e6397db83017c1 Mon Sep 17 00:00:00 2001
From: OBUZOR Grazia <grazia.obuzor@imt-atlantique.net>
Date: Wed, 26 Feb 2025 11:36:28 +0000
Subject: [PATCH] Edit compte-rendu.md

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 docs/compte-rendu.md | 2 ++
 1 file changed, 2 insertions(+)

diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md
index 38378f7..46910a3 100644
--- a/docs/compte-rendu.md
+++ b/docs/compte-rendu.md
@@ -12,6 +12,8 @@ Nous avons 2 processus, l'un pour définir les changements d'états après le d
 
 
 ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez.
+![Test de l'unité de controle](./img/controlUnitTest1.png)
+![Test de l'unité de controle2](./img/controlUnitTest2.png)
 Oui, comme il est possible de vérifier avec l'image, la simulation nous a permis de valider notre transcription VHDL. Avant chaque nouvel état, la condition est remplie pour permettre le changement. Nous avons constaté que cela est fait pour tous les états. Ainsi, la transcription est conforme au diagramme.
 
 ### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ?
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