From cd524ae2fc3f7501374798d397a44fdf98ae902d Mon Sep 17 00:00:00 2001
From: OBUZOR Grazia <grazia.obuzor@imt-atlantique.net>
Date: Wed, 26 Feb 2025 10:28:28 +0000
Subject: [PATCH] Edit compte-rendu.md

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 docs/compte-rendu.md | 2 +-
 1 file changed, 1 insertion(+), 1 deletion(-)

diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md
index 2418a53..126484a 100644
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@@ -12,7 +12,7 @@ Nous avons 2 processus, l'un pour définir les changements d'états après le d
 
 
 ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez.
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+Oui, comme il est possible de vérifier avec l'image, la simulation nous a permis de valider notre transcription VHDL. Avant chaque nouvel état, la condition est remplie pour permettre le changement. Nous avons constaté que cela est fait pour tous les états. Ainsi, la transcription est conforme au diagramme.
 
 ### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ?
 
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