diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md index 2418a5317dce8e21e485ee1aa12e2e94ed3d3f3c..126484a91635da3accb1cb29f58a1c874adab67e 100644 --- a/docs/compte-rendu.md +++ b/docs/compte-rendu.md @@ -12,7 +12,7 @@ Nous avons 2 processus, l'un pour définir les changements d'états après le d ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez. - +Oui, comme il est possible de vérifier avec l'image, la simulation nous a permis de valider notre transcription VHDL. Avant chaque nouvel état, la condition est remplie pour permettre le changement. Nous avons constaté que cela est fait pour tous les états. Ainsi, la transcription est conforme au diagramme. ### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ?