From 8d55bd77c40147f90a1b8f7296e95d10581e3d12 Mon Sep 17 00:00:00 2001 From: Juliette DUMAS <j22duma2@fl-tp-br-632.imta.fr> Date: Wed, 12 Feb 2025 12:25:08 +0100 Subject: [PATCH] compte-rendu modifie --- docs/compte-rendu.md | 33 +++++++++++++++++++++++++++------ 1 file changed, 27 insertions(+), 6 deletions(-) diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md index af8f9e7..111eff1 100644 --- a/docs/compte-rendu.md +++ b/docs/compte-rendu.md @@ -8,36 +8,57 @@ Tous les signaux d'entrées dont les changements impactent le signal de sortie. ## Question Loto 2 : Que se passe-t-il si le test est incomplet, c’est-à-dire s’il ne couvre pas toutes les combinaisons d’entrées du module ? Est-ce grave ? -Si le test n'est pas exhaustif, des LATCHs apparaîtront dans les ressources utilisées. Si les valeurs prises par le test correspondent bien à toute les valeurs prises réellement alors cela ne devrait pas poser problème en utilisation réelle mais attention aux erreurs d'inattention. +Si les valeurs prises par le test correspondent bien à toutes les valeurs prises réellement (prédéfinit par le système en fonctionnement normal) alors ne pas avoir testé toute les combinaisons comme I_sel="111" ne devrait pas poser problème. Néanmoins il est toujours de bonne pratique de prévoir les cas limite dans le module car par exemple si le case n'est pas exhaustif, des LATCHs apparaîtront dans les ressources utilisées. ## Question Loto 3 : Ce test est-il concluant ? Est-il suffisant pour valider le module ? Justifiez. +Les résultats sont ceux attendus, à savoir le signal de sortie correspond bien au signal d'entrée sélectionné. Néanmoins les cas limites ne sont pas testés comme par exemple I_sel ="111". De plus, les transitions testées ne sont pas non plus exhaustives. Cela suffit pourtant à valider ce module au vu de sa simplicité. ## Question Loto 4 : Quel(s) signal(aux) doit on renseigner dans la liste de sensibilité de ce processus séquentiel ? Pourquoi ? +Tous les signaux d'entrées dont les changements impactent le signal de sortie. Ici, I_clk, I_rst. Le reset doit être dans la liste de sensibilité car il est asynchrone, mais i_block étant évalué uniquement en cas de changement de clock il n'a pas à être dans la liste de sensibilité. ## Question Loto 5 : Que se passe-t-il si le test est incomplet, c’est-à-dire s’il ne couvre pas toutes les combinaisons d’entrées du module ? Est-ce grave ici ? +Ici, toutes les combinaisons d'entrée du module seront effectivement présente en utilisation réelle car elles ne possèdent pas un comportement prédéfini par le système. Il est donc important de toute les tester. ## Question Loto 6 : Ce test est-il concluant ? Est-il suffisant pour valider le module ? Justifiez. +Oui. En cas de reset, la sortie passe bien à zéro, si le blocage est actif alors la valeur de sortie ne change pas et arrivé à 6 le compteur repasse à zéro. On a bien un compteur modulo 6 avec reset asynchrone et possibilité de bloquer une valeur. ## Question Loto 7 : Combien de processus avez-vous décris ? +2 ## Question Loto 8 : De quel(s) type(s) sont-ils - +Un process synchrone pour gérer les transitions et un process asynchrone pour gérer les updates des signaux dans les différent états. ## Question Loto 9 : Serait-il possible de décrire cette machine d'état de manière différente, en terme de nombre et de type de process ? - +On aurait pu tout écrire dans un seul process synchrone mais pour des raisons de lisibilité et faciliter le débeugage nous avons choisit d'en faire deux. ## Question Loto 10 : Ce test est-il concluant ? Justifiez. - +Certain état ne sont jamais testés, on ne rentre jamais dans le cas st_wait_failed. Mais le teste répond à ce qu'on attends. Les transitions entre les différent état de la FSM sont cohérents. +On a bien 6 tirages pour les 6 fois ou le bouton sont pressé et à la fin on atteins bien l'état de clignotement des leds. ## Question Loto 11 : Le circuit inféré par l’outil est-il conforme à l’attendu ? Sinon, en quoi diffère-t-il et est-ce lié à une erreur de description VHDL ? - +Oui, c'est conforme. ## Question Loto 12 : Quelles sont les ressources utilisées sur le FPGA ? En quelle quantité/proportion des ressources disponibles ? Des **LATCHES** sont-ils utilisés ? Est-ce positif ou pas, pourquoi ? - ++-------------------------+------+-------+------------+-----------+-------+ +| Site Type | Used | Fixed | Prohibited | Available | Util% | ++-------------------------+------+-------+------------+-----------+-------+ +| Slice LUTs* | 75 | 0 | 0 | 63400 | 0.12 | +| LUT as Logic | 75 | 0 | 0 | 63400 | 0.12 | +| LUT as Memory | 0 | 0 | 0 | 19000 | 0.00 | +| Slice Registers | 85 | 0 | 0 | 126800 | 0.07 | +| Register as Flip Flop | 85 | 0 | 0 | 126800 | 0.07 | +| Register as Latch | 0 | 0 | 0 | 126800 | 0.00 | +| F7 Muxes | 0 | 0 | 0 | 31700 | 0.00 | +| F8 Muxes | 0 | 0 | 0 | 15850 | 0.00 | ++-------------------------+------+-------+------------+-----------+-------+ + +Il n'y a pas de Latch car tout nos cases sont exhaustifs. oui, c'est positif car utilisé des LATCHes peut parfois être problématique : ils peuvent entraîner des comportements indéterminés si mal gérés. ## Question Loto 13 : Le tirage est-il aléatoire pour un humain ? pour une machine ? Justifiez. + +Le tirage est aléatoire pour un humain car la vitesse est supérieure au temps de réaction de l'humain. Pour une machine ce n'est pas aléatoire car c'est un compteur. -- GitLab