From 928d25380392adcbd9c2d4968d6d6fcb4f825826 Mon Sep 17 00:00:00 2001
From: MUSSARD Olivier <olivier.mussard@imt-atlantique.net>
Date: Wed, 26 Mar 2025 22:06:57 +0000
Subject: [PATCH] Edit compte-rendu.md

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 docs/compte-rendu.md | 70 ++++++++++++++++++++++++++++++--------------
 1 file changed, 48 insertions(+), 22 deletions(-)

diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md
index ffda487..242a475 100644
--- a/docs/compte-rendu.md
+++ b/docs/compte-rendu.md
@@ -25,25 +25,51 @@ On doit renseigner I_clk,I_rst
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 - Non ce n'est pas grave car le signal I_block est indépendant du signal du compteur 
 
-## Question Loto 6 : Ce test est-il concluant ? Est-il suffisant pour valider le module ? Justifiez.
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-## Question Loto 7 : Combien de processus avez-vous décris ?
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-## Question Loto 8 : De quel(s) type(s) sont-ils
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-## Question Loto 9 : Serait-il possible de décrire cette machine d'état de manière différente, en terme de nombre et de type de process ?
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-## Question Loto 10 : Ce test est-il concluant ? Justifiez.
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-## Question Loto 11 : Le circuit inféré par l’outil est-il conforme à l’attendu ? Sinon, en quoi diffère-t-il et est-ce lié à une erreur de description VHDL ?
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-
-## Question Loto 12 : Quelles sont les ressources utilisées sur le FPGA ? En quelle quantité/proportion des ressources disponibles ? Des **LATCHES** sont-ils utilisés ? Est-ce positif ou pas, pourquoi ?
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-
-## Question Loto 13 : Le tirage est-il aléatoire pour un humain ? pour une machine ? Justifiez.
+## Question 6 : Validation du compteur
+**Résultats :**  
+![Simulation compteur](./Q6.png)  
+- Incrémentation correcte
+- Réinitialisation après 5  
+**→ Test validé**
+
+---
+
+## Questions 7/8 : Machine à états
+**Architecture :**
+- **1 processus synchrone** (états + sorties)  
+**Alternative :**  
+- 2 processus : 
+  1. Synchrone (états)
+  2. Combinatoire (sorties)
+
+---
+
+## Question 10 : Validation FSM
+**Simulation :**  
+![Simulation FSM](./Q10.png)  
+- Transitions conformes au diagramme  
+- **Test concluant**
+
+---
+
+## Question 11 : Conformité synthèse
+**Différences observées :**
+- Buffer manquant dans le schéma généré  
+- Non lié à une erreur VHDL  
+*(Comportement fonctionnel conservé)*
+
+---
+
+## Question 12 : Utilisation FPGA
+**Ressources :**
+- 73 LUTs
+- 89 Flip-Flops
+- 0 Latch *(Bon point : évite les aléas logiques)*
+
+---
+
+## Question 13 : Aléa du tirage
+**Pour un humain :**  
+🔀 **Oui** (suffisamment imprévisible)  
+**Pour une machine :**  
+⚙️ **Non** (pseudo-aléatoire basé sur horloge)
\ No newline at end of file
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