diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md
index 4c4e9dce24451e00d907ecb5e2057287925a5de7..7bab1d6922753364ff83407eb38336de80f75e58 100644
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@@ -47,7 +47,18 @@ Il y'a quatre processus distincts: shift , incr_adress, sum_acc, store_result.
 -sum_acc est de nature séquentielle de type accumulateur synchrone
 
 -store_result est de nature séquentiel synchrone  et de type registre synchrone conditionnel.
-### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez
+### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justif
+Au début nous avions un problème du à l'arrondi dans notre code qui décalé à gauche les valeurs de 1, pour fixé cela nous avons fait : C_addResult(14) = '1' then
+                    SR_filteredSample <= SC_addResult(30 downto 15) + 1;
+Et maintenant nous retrouvons ainsi les bonnes valeurs attendues.
+### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ?
+Le filtrage fonctionne sur le plan logique mais l'audio filtré en 16 bits présente des grésillements et une dégradation du son.
+Ainsi , on ne valide pas complétement la conception de l'unité opérative.
+En mode 24 bits (non filtré ) le son est clair 
+En mode 16 bits ( à l'entrée ou sortie du filtre) le son est très perturbé.
 
+IL s'agit clairement d'un problème de quantification.
 
-### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ?
+La solution serait de conserver plus de bits en sortie afin d'obtenir un son audible et sans grésillements.
+
+En effet , plus on travaille avec de la haute résolution , moins l'étape de quantification ne génère du bruit.
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