diff --git a/docs/compte-rendu.md b/docs/compte-rendu.md index 3bd7b5fd719f649d3f3e8dc0650f4934fe1af1b0..a93887f882d83c0862908c7c05fba02aa14a53f6 100644 --- a/docs/compte-rendu.md +++ b/docs/compte-rendu.md @@ -9,18 +9,24 @@ ### Question filtre 1 : Combien de processus sont utilisés et de quelles natures sont-ils ? Comment les différenciez-vous ? -Il y a deux processus, l'un est un processus séquentiel pour mettre à jour l’état courant SR_currentState à chaque front montant de l’horloge (et réinitialise si nécessaire), il se nomme State Register. L'autre est un processus combinatoire dont l'objectif est de calculer l’état suivant SR_nextState en fonction des entrées et de l’état actuel et il se nomme Next State Evaluation. +Il y a deux processus, l'un est un processus séquentiel pour mettre à jour l’état courant SR_currentState à chaque front montant de l’horloge (et réinitialise si nécessaire). L'autre est un processus combinatoire dont l'objectif est de calculer l’état suivant SR_nextState en fonction des entrées et de l’état actuel. ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez. +Après la simulation, nous obtenons la même séquence que celle donnée . Nous validons donc la simulation. ### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ? +Oui, nous avons essayé le bouton BTNC, celui ci permet bien d'écouter le son original et les différents switchs permettent bien de changer le nombre de bit et l'activation du filtre ou non. ### Question filtre 4 : Combien de processus sont utilisés et de quelles natures sont-ils ? +Il y a quartres processus, ces quatre processus sont séquentielles. Le premier se nomme "shift" et permet d'enregistrer les nouveaux échantillons dans le registre. Le second permet de changer l'adresse de lecture des registres et se nomme "incr_adress". Le troisième processus permet d'affecter la dernière valeur calculée à SR_sum ( sauf si on appuyé sur le bouton réinitialisé et le SR_SUM est remis à 0), le processus est appelé sum_acc. Enfin, le dernier processus stock le signal dans la variable SR_filteredSample si le signal loadY est activé. ### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez +Nous obtenons sur la simulation les mêmes valeur que la simulation précédente, nous pouvons donc valider la simulation. ### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? + +Oui, nous avons essayé le bouton BTNC, celui ci permet bien d'écouter le son original et les différents switchs permettent bien de changer le nombre de bit et l'activation du filtre ou non. Nous validons donc la conception de l'unité opérative. \ No newline at end of file diff --git a/docs/img/FSM.png b/docs/img/FSM.png index 7f6db881fff5cdfb9351c0348dfec49ff082516d..4750dd1917301b238e291e43cfa5984ea2fec19b 100644 Binary files a/docs/img/FSM.png and b/docs/img/FSM.png differ