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index 0391156cafb96bb92adfac32d4bee543eaaa8c50..04856574cda9d399642a8686262b2acccfa9e2a3 100644
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@@ -13,10 +13,12 @@ Un système séquentiel a besoin des deux entrées clock et reset et sa sortie d
 
 
 ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez.
+Au début, la simulation n'a pas validé les codes VHDL et les résultats attendus. On s'est rendu compte qu'on avait pas ajouté SR_Current_State dans les paramètres du deuxième processus, la simulation donc ne prenait pas en compte les changements d SR_Current_State. 
+Cependant, après la rectification de notre erreur la simulation nous a permis de valider la description VHDL. En effet, les états de la sortie respectent la succession des états décrites dans le schéma bloc et les résultats sont conformes avec les valeurs numériques attendues.
 
 
 ### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ?
-
+Avant de corriger l'erreur, on ne pouvait pas distinguer la diff"rence entre les deux signaux (sans et avec filtrage).Mais après la correction on a validé la conception du filtre passe-bas de fréquence de coupure égale, à peu près, à 3000 Hz.
 
 
 ### Question filtre 4 : Combien de processus sont utilisés et de quelles natures sont-ils ?
@@ -24,6 +26,8 @@ OperativeUnit utilise 4 processus séquentiels.
 
 
 ### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez
+Au début, la simulation ne validait pas les résultats attendus à cause du problème au niveau de controlUnit. Mais, après, la simulation a confirmé les résultats numériques attendus.
 
 
 ### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ?
+Oui, on valide la conception de l'unité opérative.
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