Session 1 : Rapport à modifier

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 Énoncé du TP : [https://tp-vhdl.gitlab-pages.imt-atlantique.fr/loto/](https://tp-vhdl.gitlab-pages.imt-atlantique.fr/loto/)
 
 ## Question Loto 1 : Quels sont les signaux à renseigner dans la liste de sensibilité (si vous utilisez un process explicite) ?
+Il faut indiquer les signaux d'entrées et le signal de sélection.
 
+![signaux de liste de sensibilité](./image-1.png)
 
 ## Question Loto 2 : Que se passe-t-il si le test est incomplet, c’est-à-dire s’il ne couvre pas toutes les combinaisons d’entrées du module ? Est-ce grave ?
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+Si il ne prends pas en compte toutes les combinaisons possible, une latch va se créer et on peut entrer dans un cas qui n'est pas couvert. Si on arrive dans un cas inconnus la gravité peut être élevée.
 
 ## Question Loto 3 : Ce test est-il concluant ? Est-il suffisant pour valider le module ? Justifiez.
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+Nous observons ce que nous souhaitons obtenir. Cependant, ce n'est pas suffisant pour valider ce module. Pour s'assurer qu'il soit valide, il faudrait faire varier les signaux de commandes afin d'obtenir différent paternes.
 
 ## Question Loto 4 : Quel(s) signal(aux) doit on renseigner dans la liste de sensibilité de ce processus séquentiel ? Pourquoi ?
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+Il est nécessaire de renseigner la clock et le reset car nous sommes dans un processus synchrone.
 
 ## Question Loto 5 : Que se passe-t-il si le test est incomplet, c’est-à-dire s’il ne couvre pas toutes les combinaisons d’entrées du module ? Est-ce grave ici ?
+Le compteur peut continuer de s'incrémenter car un compteur modulo6 nécessite 3 bits et donc peut être sur une plage de fonctionnement entre 0 et 7.
 
 
 ## Question Loto 6 : Ce test est-il concluant ? Est-il suffisant pour valider le module ? Justifiez.
+Il est concluant car il respecte le cahier des charges et nous obtenons tous ce que nous souhaitons.
 
 
 ## Question Loto 7 : Combien de processus avez-vous décris ?
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+Nous avons décrit deux processus: le process synchrone qui est sensible à la clock et au reset et un deuxième process qui est sensible au changement d'état.
 
 ## Question Loto 8 : De quel(s) type(s) sont-ils
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+Le premier est synchrone et le deuxième est asynchrone.
 
 ## Question Loto 9 : Serait-il possible de décrire cette machine d'état de manière différente, en terme de nombre et de type de process ?
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+Oui en utilisant une machine de Mealy, dont les sorties dépendent des entrées.
 
 ## Question Loto 10 : Ce test est-il concluant ? Justifiez.
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+Non le test n'est pas totalement concluant car, malgrés les modification faites, il semble impossible d'accéder à l'état st_wait_failed. Cela ne permet pas de valider complètement le comportement de la FSM.
 
 ## Question Loto 11 : Le circuit inféré par l’outil est-il conforme à l’attendu ? Sinon, en quoi diffère-t-il et est-ce lié à une erreur de description VHDL ?
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+Le circuit est conforme à ce qui est attendu.S
 
 ## Question Loto 12 : Quelles sont les ressources utilisées sur le FPGA ? En quelle quantité/proportion des ressources disponibles ? Des **LATCHES** sont-ils utilisés ? Est-ce positif ou pas, pourquoi ?
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+![Ressources utilisées](./image-12.png)
+![Proportion de ressources utilisées](./image-12-1.png)
+![Utilisation de Latch](./image-12-2.png)
+C'est plutôt positif au vu du design, cela signifie que tous les cas on bien été pris en compte dans les cases.
 
 ## Question Loto 13 : Le tirage est-il aléatoire pour un humain ? pour une machine ? Justifiez.
+
+Le tirage est effectivement aléatoire pour l'être humain.
+L'aléatoire vient avant tout de l'appuie sur le boutton et nom pas de dispositif en lui même. Cela vient du fait que la fréquence soit très élevé.
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