## Question Loto 1 : Quels sont les signaux à renseigner dans la liste de sensibilité (si vous utilisez un process explicite) ?
Les signaux d'entrée : I_0, I_1, I_2, I_3, I_4, I_5 et I_sel.
## Question Loto 2 : Que se passe-t-il si le test est incomplet, c’est-à-dire s’il ne couvre pas toutes les combinaisons d’entrées du module ? Est-ce grave ?
Cela créer des latchs, ça ne pose pas de problèmes en particulier, ce n'est juste pas optimisé.
## Question Loto 3 : Ce test est-il concluant ? Est-il suffisant pour valider le module ? Justifiez.
Le test est concluant et mais ne nous permet pas de valider totalement le module car on ne couvre pas toutes les possibilités possible pour I_sel, même si dans notre cas, les entrées non voulues n'ont pas de raison d'être utilisée.
## Question Loto 4 : Quel(s) signal(aux) doit on renseigner dans la liste de sensibilité de ce processus séquentiel ? Pourquoi ?
On doit renseigner les signaux I_clk, I_block et I_rst car il doit pouvoir reset ou bloquer dès que le signal de reset ou de block arrive, et qu'il doit être synchrone avec le signal de clock.
## Question Loto 5 : Que se passe-t-il si le test est incomplet, c’est-à-dire s’il ne couvre pas toutes les combinaisons d’entrées du module ? Est-ce grave ici ?
Si le test est incomplet, il est impossible de savoir si le module fonctionne complétement, c'est à dire s'il compte bien sur une base de modulo 6 et si le block fonctionne correctement. Ce n'est pas grave car on couvre suffisament les différents cas, et de plus la logique du code pour le bloquage ne dépend pas de la valeur du compteur.
## Question Loto 6 : Ce test est-il concluant ? Est-il suffisant pour valider le module ? Justifiez.
Le test est concluant, il nous permet de valider le module car tous les signaux sont utilisés, il y a tout de même un cas particulier du I_rst et du I_block sur 1 simultanément, mais lors d'un reset il n'y a pas de raison qu'un signal block arrive aussi.
Nous avons choisi de décrire deux processus, un processus pour l'état futur, et un processus pour les signaux de sortie de l'état.
## Question Loto 8 : De quel(s) type(s) sont-ils
## Question Loto 8 : De quel(s) type(s) sont-ils ?
Le processus de l'état futur est un processus séquentiel synchrone et le processus des signaux de sortie est combinatoire.
## Question Loto 9 : Serait-il possible de décrire cette machine d'état de manière différente, en terme de nombre et de type de process ?
Il est possible de décrire la fsm de manière différente, notamment en utilisant un seul process comme dans l'exemple de base, avec cependant un décalage d'un cycle d'horloge.
## Question Loto 10 : Ce test est-il concluant ? Justifiez.
Oui car on a bien les 6 tirages et on clignote bien à la fin.
## Question Loto 11 : Le circuit inféré par l’outil est-il conforme à l’attendu ? Sinon, en quoi diffère-t-il et est-ce lié à une erreur de description VHDL ?
Oui c'est conforme.
## Question Loto 12 : Quelles sont les ressources utilisées sur le FPGA ? En quelle quantité/proportion des ressources disponibles ? Des **LATCHES** sont-ils utilisés ? Est-ce positif ou pas, pourquoi ?
On utilise des LUT (77), des FF (85), des IO (21) et des BUFG (2). On n'utilise pas de latches, c'est positif car cela veut dire que tous les cas sont prévus, et donc il n'y a pas d'erreurs dans le code à ce niveau là.
## Question Loto 13 : Le tirage est-il aléatoire pour un humain ? pour une machine ? Justifiez.
Le tirage est aléatoire pour un humain car il est impossible de savoir au moment où on appuie quel chiffre va sortir car le compteur va trop vite, mais pour la machine le chiffre se base sur le compteur donc n'est pas aléatoire.
