correctif sur fir.vhd

src/hdl/fir.vhd

@@ -38,7 +38,7 @@ architecture myarch of fir is
   end component firUnit;
 
 
-  signal D_in, D_out : std_logic_vector(7 downto 0);
+  signal D_in, D_out : std_logic_vector(15 downto 0);
 
 begin  -- myarch