ope

docs/compte-rendu.md

@@ -37,12 +37,6 @@ Il détermine le prochain état en fonction de l'état actuel des entrées.
 
 La différence entre les 2 processus est que: le premier processus dépend d'un horloge (I_clock) ou d’un signal de réinitialisation (I_reset). Son rôle est de mettre à jour l’état courant de la machine à états (SR_currentState) en fonction de l’état suivant (SR_nextState). Il agit comme un registre.
 Tandisque d'une horloge, mais seulement des signaux d'entré (I_inputSampleValid, I_processingDone) et de l’état courant (SR_currentState) Il modélise la logique de décision de la machine à états.
-<<<<<<< HEAD
-=======
-
-
->>>>>>> a53fdce51ad497de249e58fc639a32572b562e23
-
 
 ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez.
 
@@ -86,4 +80,4 @@ Oui, nous validons la conception de l’unité opérative operativeUnit. La simu
 
 L’organisation en plusieurs processus distincts (registre à décalage, compteur d’adresse, accumulateur, registre de sortie) assure une architecture claire et modulaire. Chaque processus est bien synchronisé avec le signal d’horloge et respecte les conditions de réinitialisation asynchrone.
 
-En conclusion, la conception de l’unité opérative est validée. Elle respecte les spécifications fonctionnelles et s’intègre correctement dans la chaîne de traitement du filtre FIR.
\ No newline at end of file
+En conclusion, la conception de l’unité opérative est validée. Elle respecte les spécifications fonctionnelles et s’intègre correctement dans la chaîne de traitement du filtre FIR.

proj/AudioProc.sim/sim_1/behav/xsim/compile.sh

@@ -6,7 +6,7 @@
 # Simulator   : AMD Vivado Simulator
 # Description : Script for compiling the simulation design source files
 #
-# Generated by Vivado on Wed May 21 11:10:25 CEST 2025
+# Generated by Vivado on Wed May 21 12:31:39 CEST 2025
 # SW Build 5076996 on Wed May 22 18:36:09 MDT 2024
 #
 # Copyright 1986-2022 Xilinx, Inc. All Rights Reserved.

proj/AudioProc.sim/sim_1/behav/xsim/elaborate.sh

@@ -6,7 +6,7 @@
 # Simulator   : AMD Vivado Simulator
 # Description : Script for elaborating the compiled design
 #
-# Generated by Vivado on Wed May 21 11:10:27 CEST 2025
+# Generated by Vivado on Wed May 21 12:31:41 CEST 2025
 # SW Build 5076996 on Wed May 22 18:36:09 MDT 2024
 #
 # Copyright 1986-2022 Xilinx, Inc. All Rights Reserved.

proj/AudioProc.sim/sim_1/behav/xsim/simulate.sh

@@ -6,7 +6,7 @@
 # Simulator   : AMD Vivado Simulator
 # Description : Script for simulating the design by launching the simulator
 #
-# Generated by Vivado on Wed May 21 11:10:30 CEST 2025
+# Generated by Vivado on Wed May 21 12:31:44 CEST 2025
 # SW Build 5076996 on Wed May 22 18:36:09 MDT 2024
 #
 # Copyright 1986-2022 Xilinx, Inc. All Rights Reserved.

proj/AudioProc.sim/sim_1/behav/xsim/xsim.dir/tb_firUnit_behav/xsim.rlx

 
 { 
-    crc :  4489880799741475563  , 
+    crc :  3223976730198872978  , 
     ccp_crc :  0  , 
     cmdline : " --incr --debug typical --relax --mt 8 -L xil_defaultlib -L secureip -L xpm --snapshot tb_firUnit_behav xil_defaultlib.tb_firUnit" , 
     buildDate : "May 22 2024" , 

proj/AudioProc.sim/sim_1/behav/xsim/xsim.dir/tb_firUnit_behav/xsimSettings.ini

@@ -25,11 +25,11 @@ INOUT_PROTOINST_FILTER=true
 INTERNAL_PROTOINST_FILTER=true
 CONSTANT_PROTOINST_FILTER=true
 VARIABLE_PROTOINST_FILTER=true
-SCOPE_NAME_COLUMN_WIDTH=193
-SCOPE_DESIGN_UNIT_COLUMN_WIDTH=84
-SCOPE_BLOCK_TYPE_COLUMN_WIDTH=209
-OBJECT_NAME_COLUMN_WIDTH=75
-OBJECT_VALUE_COLUMN_WIDTH=75
+SCOPE_NAME_COLUMN_WIDTH=117
+SCOPE_DESIGN_UNIT_COLUMN_WIDTH=162
+SCOPE_BLOCK_TYPE_COLUMN_WIDTH=84
+OBJECT_NAME_COLUMN_WIDTH=188
+OBJECT_VALUE_COLUMN_WIDTH=49
 OBJECT_DATA_TYPE_COLUMN_WIDTH=75
 PROCESS_NAME_COLUMN_WIDTH=75
 PROCESS_TYPE_COLUMN_WIDTH=75

proj/AudioProc.sim/sim_1/behav/xsim/xsim.dir/tb_firUnit_behav/xsimkernel.log

-Running: xsim.dir/tb_firUnit_behav/xsimk -simmode gui -wdb tb_firUnit_behav.wdb -simrunnum 0 -socket 47419
+Running: xsim.dir/tb_firUnit_behav/xsimk -simmode gui -wdb tb_firUnit_behav.wdb -simrunnum 0 -socket 35167
 Design successfully loaded
 Design Loading Memory Usage: 20176 KB (Peak: 20764 KB)
-Design Loading CPU Usage: 20 ms
+Design Loading CPU Usage: 30 ms
+Simulation completed
+Simulation Memory Usage: 110112 KB (Peak: 159444 KB)
+Simulation CPU Usage: 30 ms

proj/AudioProc.sim/sim_1/behav/xsim/xsim.dir/xil_defaultlib/xil_defaultlib.rlx

@@ -4,5 +4,5 @@ May 22 2024
 18:54:44
 /homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/controlUnit.vhd,1747031304,vhdl,/homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/firUnit.vhd,,,controlunit,,,,,,,,
 /homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/firUnit.vhd,1746775378,vhdl,/homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/tb_firUnit.vhd,,,firunit,,,,,,,,
-/homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/operativeUnit.vhd,1747818614,vhdl,/homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/firUnit.vhd,,,operativeunit,,,,,,,,
+/homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/operativeUnit.vhd,1747823360,vhdl,/homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/firUnit.vhd,,,operativeunit,,,,,,,,
 /homes/d24gande/path/wish/tp-vhdl-mee/UE-name/tp-filtre-etudiant-d24gande/src/hdl/tb_firUnit.vhd,1746775378,vhdl,,,,tb_firunit,,,,,,,,

proj/AudioProc.xpr

@@ -60,7 +60,7 @@
     <Option Name="IPUserFilesDir" Val="$PIPUSERFILESDIR"/>
     <Option Name="IPStaticSourceDir" Val="$PIPUSERFILESDIR/ipstatic"/>
     <Option Name="EnableBDX" Val="FALSE"/>
-    <Option Name="WTXSimLaunchSim" Val="6"/>
+    <Option Name="WTXSimLaunchSim" Val="7"/>
     <Option Name="WTModelSimLaunchSim" Val="0"/>
     <Option Name="WTQuestaLaunchSim" Val="0"/>
     <Option Name="WTIesLaunchSim" Val="0"/>