### Question filtre 1 : Combien de processus sont utilisés et de quelles natures sont-ils ? Comment les différenciez-vous ?
### Question filtre 1 : Combien de processus sont utilisés et de quelles natures sont-ils ? Comment les différenciez-vous ?
Deux processus sont utilisés. L'un d'entre eux est combinatoire et a pour vocation d'actualiser le prochain état. L'autre processus est séquentiel et sert à actualiser l'état courant à chaque front montant d'horloge.
### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez.
### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez.
Oui, la simulation nous permet de la valider. En effet, nous obtenons bien la séquence : 317,476,925,1589,2354,3087,3661,3975,3975,3661,3087,2354,1589,925,476,317,0,0,0,0,1,2,3,4,4,5,2,-1,-5,-10,-16,-23,-30,-37,-43,-49,-56,-61,-64,-68,-68, -70
### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ?
### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ?
Oui, la conception de l’unité de contrôle peut être validée car le son en test correspond à celui attendu (Cf test via le site online tone generator pour différentes fréquences). La différence est cependant plus notable à 5400Hz qu'à 700Hz.
De plus,
- le bouton BTNC permet d’écouter le flux original non filtré en 24 bits,
- le switch SW7 sélectionne entre la sortie du filtre et l’entrée du filtre,
- les switches SW6 à SW2 contrôlent la quantification et le type d’arrondi.
### Question filtre 4 : Combien de processus sont utilisés et de quelles natures sont-ils ?
### Question filtre 4 : Combien de processus sont utilisés et de quelles natures sont-ils ?
L’unité opérative utilise quatre processus :
- Un processus synchrone (sensible à `I_clock` et `I_reset`) qui met à jour l’état courant (`SR_currentState`) à chaque front d’horloge.
- Un processus combinatoire (sensible aux signaux d’entrée et à l’état courant) qui détermine l’état suivant (`SR_nextState`).
- Un processus synchrone (sensible à `I_clock` et `I_reset`) qui met à jour l’état courant (`SR_currentState`) à chaque front d’horloge.
- Un processus combinatoire (sensible aux signaux d’entrée et à l’état courant) qui détermine l’état suivant (`SR_nextState`).
Le premier modélise un registre d’état, le second la logique de transition de la machine à états.
### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez
### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez
