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...@@ -14,20 +14,20 @@ Il y a deux processus. Un premier processus sequentiel, qui prend Clock et Rst e ...@@ -14,20 +14,20 @@ Il y a deux processus. Un premier processus sequentiel, qui prend Clock et Rst e
### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez. ### Question filtre 2 : La simulation vous permet-elle de valider votre description VHDL ? Justifiez.
![Capture du chronogramme Vivado](./img/Capture_d_écran_du_2025-05-09_15-29-24.png) ![Capture du chronogramme Vivado](./img/Capture_d_écran_du_2025-05-09_15-29-24.png)
Comme constaté ci-joint, on a bien la séquence attendue pour le signal filtré. \Comme constaté ci-joint, on a bien la séquence attendue pour le signal filtré.
On constate en entrée une impulsion de Dirac, les valeurs filtrées que l'on obtient sont la réponse impulsionnelle du filtre, on obtient donc les valeurs des coefficients de ce dernier. On constate en entrée une impulsion de Dirac, les valeurs filtrées que l'on obtient sont la réponse impulsionnelle du filtre, on obtient donc les valeurs des coefficients de ce dernier.
### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ? ### Question filtre 3 : Validez-vous la conception de l’unité de contrôle ?
![Design Flow](./img/Capture_d_écran_du_2025-05-09_16-28-54.png) ![Design Flow](./img/Capture_d_écran_du_2025-05-09_16-28-54.png)
Oui, la conception de l’unité de contrôle est validée, car la simulation correspond bien au comportement attendu : un filtre passe-bas. \Oui, la conception de l’unité de contrôle est validée, car la simulation correspond bien au comportement attendu : un filtre passe-bas.
### Question filtre 4 : Combien de processus sont utilisés et de quelles natures sont-ils ? ### Question filtre 4 : Combien de processus sont utilisés et de quelles natures sont-ils ?
Dans le code il y a 4 processus, tous séquentiels, ne prenant en entrée que la Clock le Reset. Le premier processus (Shift) gère le registre à décalage en insérant le nouvel échantillon d’entrée et en décalant les anciens vers la droite lorsque le signal I_loadShift est activé. Le second (incr_address) initialise ou incrémente l’adresse de lecture utilisée pour accéder aux registres contenant les échantillons et les coefficients, en fonction des signaux I_initAddress et I_incrAddress. Le troisième (sum_acc) effectue l’accumulation des produits successifs Xi × Hi dans un registre de somme SR_sum, contrôlé par les signaux I_initSum et I_loadSum. Enfin, le dernier processus (store_result) stocke le résultat final filtré dans un registre de sortie SR_filteredSample lorsque I_loadY est actif. Dans le code il y a 4 processus, tous séquentiels, ne prenant en entrée que la Clock le Reset. Le premier processus (Shift) gère le registre à décalage en insérant le nouvel échantillon d’entrée et en décalant les anciens vers la droite lorsque le signal I_loadShift est activé. Le second (incr_address) initialise ou incrémente l’adresse de lecture utilisée pour accéder aux registres contenant les échantillons et les coefficients, en fonction des signaux I_initAddress et I_incrAddress. Le troisième (sum_acc) effectue l’accumulation des produits successifs Xi × Hi dans un registre de somme SR_sum, contrôlé par les signaux I_initSum et I_loadSum. Enfin, le dernier processus (store_result) stocke le résultat final filtré dans un registre de sortie SR_filteredSample lorsque I_loadY est actif.
### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez ### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez
![Simulation](./img/Capture_d_écran_du_2025-05-12_16-17-25.png) ![Simulation](./img/Capture_d_écran_du_2025-05-12_16-17-25.png)
Initialement, ob obtenait pas tout à fait la meme suite de valeur car on avait un problème lié à l'arrondi qui est opéré lors du passage de 32 à 16 bits. Mais on a corrigé ce problème dans le code Operativ.VHDL et maintenant on obtient bien les coefficients du filtre. Donc la simulation nous permet de valider notre description VHDL, car on retrouve la réponse impulsionnelle du filtre. \Initialement, on obtenait pas tout à fait la meme suite de valeur car on avait un problème lié à l'arrondi qui est opéré lors du passage de 32 à 16 bits. Mais on a corrigé ce problème dans le code Operativ.VHDL et maintenant on obtient bien les coefficients du filtre. Donc la simulation nous permet de valider notre description VHDL, car on retrouve la réponse impulsionnelle du filtre.
### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? ### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ?
On valide la conception de l'unité opérative. En effet, à l'écoute en faisant varier la fréquence, on constate bien qu'on a un filtre passe-bas. On valide la conception de l'unité opérative. En effet, à l'écoute en faisant varier la fréquence, on constate bien qu'on a un filtre passe-bas.
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