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docs/compte-rendu.md

@@ -30,7 +30,7 @@ Dans `controlUnit.vhd`, on trouve deux processus :
 
 On peut clairement valider notre description VHDL. Quand on lance la simulation pour `operativeUnit.v` jointe à `controlUnit.vhd`, la sortie `filteredSample` suit exactement la série d’entiers signés attendue :
 
-![Séquence d'entiers signés (output simulation)](./img/image_collée.png)
+![Séquence d'entiers signés (output simulation)](./img/simu1.png)
 - **Pourquoi cela valide-t-il la control unit ?**  
   Le testbench injecte un flux d’échantillons et pilote `valid`, et la FSM de la control unit génère les six signaux de contrôle (`loadShift`, `initAddress`, `incrAddress`, `initSum`, `loadSum`, `loadOutput`) aux bons instants. Le fait que la datapath (qui calcule la convolution) rende la même suite que celle spécifiée prouve que toutes les transitions d’états et toutes les sorties concurrentes de la control unit sont correctes.
 
@@ -80,4 +80,4 @@ Oui, on peut valider le modèle de notre `OperativeUnit.vhd`
 - **Séquençage FSM**  
   Les états **STORE → PROCESSING_LOOP → OUTPUT → WAIT_SAMPLE** s’enchaînent en synchronisation cohérente avec les signaux de contrôle.
 
-
+![Séquence d'entiers signés (output simulation)](./img/simu2.png)