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@@ -27,9 +27,8 @@ On doit renseigner I_clk,I_rst
 
 ## Question 6 : Validation du compteur
 **Résultats :**  
-![Simulation compteur](./Q6.png)  
-- Incrémentation correcte
-- Réinitialisation après 5  
+Incrémentation correcte
+Réinitialisation après 5  
 **→ Test validé**
 
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@@ -47,29 +46,29 @@ On doit renseigner I_clk,I_rst
 ## Question 10 : Validation FSM
 **Simulation :**  
 ![Simulation FSM](./Q10.png)  
-- Transitions conformes au diagramme  
-- **Test concluant**
+Transitions conformes au diagramme  
+**Test concluant**
 
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 ## Question 11 : Conformité synthèse
 **Différences observées :**
-- Buffer manquant dans le schéma généré  
-- Non lié à une erreur VHDL  
+Buffer manquant dans le schéma généré  
+Non lié à une erreur VHDL  
 *(Comportement fonctionnel conservé)*
 
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 ## Question 12 : Utilisation FPGA
 **Ressources :**
-- 73 LUTs
-- 89 Flip-Flops
-- 0 Latch *(Bon point : évite les aléas logiques)*
+73 LUTs
+89 Flip-Flops
+0 Latch *(Bon point : évite les aléas logiques)*
 
 ---
 
 ## Question 13 : Aléa du tirage
 **Pour un humain :**  
-🔀 **Oui** (suffisamment imprévisible)  
+**Oui** (suffisamment imprévisible)  
 **Pour une machine :**  
-⚙️ **Non** (pseudo-aléatoire basé sur horloge)
\ No newline at end of file
+**Non** (pseudo-aléatoire basé sur horloge)
\ No newline at end of file