compte rendu v3

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@@ -28,8 +28,12 @@ Ainsi, la simulation nous permet de valider notre description VHDL de l'unité d
 Dans l'unité opérative, on utilise 4 processus différents:
 - shift : Un processus séquentiel qui sert à actualiser le registre des 16 derniers bits d'input à chaque front montant de l'horloge
 - incr_address : Un processus séquentiel, qui incrémente l'adresse du registre qui est traitée
+- sum_acc : Un processus séquentiel. Registre qui stocke la valeur accumulée
+- store_result : Un processus séquentiel. Registre qui stocke le résultat final
 
 ### Question filtre 5 : La simulation vous permet-elle de valider votre description VHDL ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ? Justifiez
 
 
 ### Question filtre 6 : Validez-vous la conception de l’unité opérative ? Sinon, quel élément pose problème ? Comment pouvez-vous le corriger ?
+
+Il y a un problème lié au fait qu'on a une donnée sur 36 bits et qu'on la convertie sur 16 bits. La solution est de faire un arrondi pour